Acpi apic support

I / O APIC

APIC ввода-вывода содержат таблицу перенаправления, которая используется для маршрутизации прерываний, которые он получает от периферийных шин, к одному или нескольким локальным APIC. Ранние APIC ввода-вывода (например, 82489DX, SIO.A и PCEB / ESC) поддерживали только 16 линий прерывания, но более поздние, такие как 82093AA (отдельный чип для PIIX3 / PIIX4), поддерживали 24 линии прерывания. Он был упакован как 64-контактный PQFP . 82093AA обычно подключается к PIIX3 / PIIX4 и использует свои интегрированные устаревшие PIC 8259. реинтегрированы ввода / вывода APIC, как PIIX предшественника SIO.A (для ISA) и PCEB / ESC (для EISA).

Согласно тесту Intel 2009 года с использованием Linux , APIC ввода-вывода уменьшил задержку прерывания почти в три раза по сравнению с эмуляцией 8259 (XT-PIC), в то время как использование MSI уменьшило задержку еще больше, почти в семь раз относительно к базовому уровню XT-PIC.

График семинаров в 2021 году

Даты проведения   Название семинара  Стоимость   
13.09.2021  Вебинар «Обзор сертификаций APICS CPIM, CSCP и CLTD» бесплатно
Старт 30.09.2021  Онлайн-семинар APICS CSCP «Управление цепями поставок» от 75 000
16.11.2021  Семинар «Применение SCOR-модели для развития цепей поставок» от 29 000
по мере формирования группы  Онлайн-семинар «Основы SCM и S&OP (планирование продаж и операций)» 28 000
по мере формирования группы   Онлайн-семинар «Основы SCM и управление запасами в цепях поставок» 28 000
по мере формирования группы  Онлайн-семинар «Основы SCM. Планирование MRP II» 28 000
по мере формирования группы  Онлайн-семинар «Основы SCM» на базе бизнес-симуляции «The Fresh Connection» по запросу
по мере формирования группы  Онлайн-семинар APICS CPIM PART 1 «Основы SCM» от 75 000
по мере формирования группы  Онлайн-семинар «SCOR – референтная модель цепей поставок» 14 000
по мере формирования группы  Онлайн-семинар APICS CLTD «Дистрибуция, транспорт и логистика» от 75 000
по мере формирования группы  Онлайн-семинар APICS CPIM PART 2-1 «Стратегия SCM» 116 000
по мере формирования группы  Онлайн-семинар APICS CPIM PART 2-2 «Исполнение и контроль SCM» от 49 000

Наш тренер — Дмитрий Гаврилов — один из лучших 12 тренеров APICS в Европе, который обладает статусом CPIM Master,  CSCP Lead и CLTD Instructor. 
Список всех сертифицированных тренеров APICS и их уровень можно увидеть здесь 
http://www.apics.org/credentials-education/instructor-development/recognized-instructors

APICS the Association for Operations Management — крупнейшая мировая ассоциация операционного менеджмента. Основной сайт – http://www.apics.org/ Ассоциация основана в 1957 году как Американское сообщество управления производством и запасами, и в настоящее время имеет более 37,000 индивидуальных и корпоративных членов в более чем 10,000 компаний по всему миру. В рамках сотрудничества с APICS мы обеспечиваем обучение и подготовку к сертификациям —  APICS CPIM, APICS CSCP и APICS CLTD.

сравнение программ
 APICS SCOR Professional Endorsement (SCOR-P) — модель создана экспертами на основе лучших практик компаний и признана на мировом уровне для построения и управления глобальной цепочкой поставок и измерения производительности.

Сдача экзаменов осуществляется через систему www.pearsonvue.com во многих городах России. В Санкт-Петербурге мы рекомендуем сдавать экзамены в учебном центре Эврика. 

C 2016 года проводится обучение Supply Chain & Operations Management с применением уникального бизнес-симулятора The Fresh Connection.

В рамках данного направления Открытая Школа Бизнеса предоставляет корпоративное обучение и развитие персонала по направлениям:

  • Управление спросом (Demand Management);
  • Планирование продаж и операций (Sales and Operations Planning);
  • Главное календарное планирование производства (Master Production Scheduling);
  • Планирование потребностей в материалах (Material Requirements Planning);
  • Планирование потребностей в мощностях (Capacity Requirement Planning, Rough-Cut Capacity Planning, Resource Requirements Planning);
  • Планирование потребностей в распределении (Distribution Requirements Planning);
  • Управление запасами (Inventory Management);
  • Оперативное управление производственными заказами (Production Activity Control);
  • Управление закупками (Purchasing);
  • Формирование операционной стратегии (Operations Strategy).

Local APIC and IO-APIC

In an APIC-based system, each CPU is made of a «core» and a «local APIC». The local APIC is responsible for handling cpu-specific interrupt configuration. Among other things, it contains the Local Vector Table (LVT) that translates events such as «internal clock» and other «local» interrupt sources into a interrupt vector (e.g. LocalINT1 pin could be raising an NMI exception by storing «2» in the corresponding entry of the LVT).

In addition, there is an I/O APIC (e.g. intel 82093AA) that is part of the chipset and provides multi-processor interrupt management, incorporating both static and dynamic symmetric interrupt distribution across all processors. In systems with multiple I/O subsystems, each subsystem can have its own set of interrupts.

Each interrupt pin is individually programmable as either edge or level triggered. The interrupt vector and interrupt steering information can be specified per interrupt. An indirect register accessing scheme optimizes the memory space needed to access the I/O APIC’s internal registers. To increase system flexibility when assigning memory space usage, the I/O APIC’s two-register memory space is relocatable, but defaults to 0xFEC00000.

Enabling APIC Timer

Before enabling the local APIC timer, you should setup the rest of the local APIC. This includes:

  • Determine the local APIC’s physical address (via. ACPI tables or MultiProcessor Specification tables)
  • Specify a spurious interrupt and software enable the APIC
  • Make sure the TPR (Task Priority Register) is set (so it won’t block/postpone lower priority IRQs)

Once that’s done:

  • Set the local APIC timer’s divide configuration register
  • Configure the local APIC timer’s interrupt vector and unmask the timer’s IRQ
  • Set the local APIC timer’s initial count

Note: It’s recommended to follow the order given above (especially setting the local APIC timer’s initial count last). Doing things in a different order (e.g. setting the initial count, then enabling the timer) can lead to problems on some (real or virtual) machines (e.g. everything seems right and counter is decreasing, but IRQ is never sent).

IO APIC Registers

Using the methods described above, the following registers are accessible.

0x00 Get/set the IO APIC’s id in bits 24-27. All other bits are reserved.
0x01 Get the version in bits 0-7. Get the maximum amount of redirection entries in bits 16-23. All other bits are reserved. Read only.
0x02 Get the arbitration priority in bits 24-27. All other bits are reserved. Read only.
0x10 to 0x3F Contains a list of redirection entries. They can be read from and written to. Each entries uses two addresses, e.g. 0x12 and 0x13.

Here is what a redirection entry looks like.

Bits 0-7 Interrupt vector. Allowed values are from 0x10 to 0xFE.
Bits 8-10 Type of delivery mode. 0 = Normal, 1 = Low priority, 2 = System management interrupt, 4 = Non maskable interrupt, 5 = INIT, 7 = External. All others are reserved.
Bit 11 Destination mode. Affects how the destination field is read, 0 is physical mode, 1 is logical. If the Destination Mode of this entry is Physical Mode, bits 56-59 contain an APIC ID.
Bit 12 Set if this interrupt is going to be sent, but the APIC is busy. Read only.
Bit 13 Polarity of the interrupt. 0 = High is active, 1 = Low is active.
Bit 14 Used for level triggered interrupts only to show if a local APIC has received the interrupt (= 1), or has sent an EOI (= 0). Read only.
Bit 15 Trigger mode. 0 = Edge sensitive, 1 = Level sensitive.
Bit 16 Interrupt mask. Stops the interrupt from reaching the processor if set.
Bits 17-55 Reserved.
Bits 56-63 Destination field. If the destination mode bit was clear, then the lower 4 bits contain the bit APIC ID to sent the interrupt to. If the bit was set, the upper 4 bits also contain a set of processors. (See below)

The redirection table allows you to choose which external interrupts are sent to which processors and with which interrupt vectors. When choosing the processors you should consider: spreading out the workload between the processors, avoiding processors in a low-power state, and avoiding throttled processors. When choosing the interrupt vectors you should remember that interrupts 0x00 to 0x1F are reserved for internal processor exceptions, the interrupts you remapped the PIC to may receive spurious interrupts, that 0xFF is probably where you put the APIC spurious interrupt, and that the upper 4 bits of an interrupt vector indicate its priority.

ACPI APIC Support

Другие идентичные названия опции: APIC Mode, IOAPIC Function, Interrupt Mode.

Опция BIOS Setup ACPI APIC Support используется для того, чтобы включить или выключить поддержку контроллера APIC на материнской плате. Эта опция имеет всего два варианта (Enabled — Включено и Disabled — Выключено).

статьи

  • Принцип работы
  • Стоит ли включать опцию?

Принцип работы

Чтобы уяснить принцип работы этой опции, следует разобраться с тем, для чего вообще нужен контроллер прерываний. Контроллер прерываний – это расположенный на материнской плате чип, который обрабатывает запросы к процессору, поступающие от аппаратных устройств, таких, как платы, вставленные в разъемы расширения, накопители, порты, и т.д. Эти запросы и называются аппаратными прерываниями.

APIC представляет собой новую версию контроллера прерываний, которая в 90-х гг. пришла на смену широко использовавшемуся до этого PIC. Контроллер APIC был разработан компанией Intel и впервые стал применяться в персональных компьютерах на базе процессора Pentium. Аббревиатура APIC расшифровывается, как Advanced Programmable Interrupt Controller – улучшенный программируемый контроллер прерываний.

Контроллер прерываний APIC предназначен для обработки аппаратных прерываний, поступающих от устройств и состоит из двух основных компонентов – это так называемый контроллер локального APIC (Local APIC или LAPIC), располагающийся в самом процессоре (точнее говоря, в каждом процессорном ядре) и чип контроллера ввода/вывода APIC(I/O APIC), располагающийся на материнской плате. Таким образом, количество локальных контроллеров прерываний LAPIC соответствует количеству процессорных ядер, установленных в компьютере.

Связь между обоими контроллерами осуществляется по системной шине, хотя во многих старых компьютерах для этой цели существовала специальная шина. Кроме того, раньше, до появления процессоров семейства Pentium поколения P54C, LAPIC находился не в самом центральном процессоре, а располагался в виде отдельного микроконтроллера на материнской плате. Контроллеров I/O APIC в системе также может быть несколько – до 8 штук. Если в системе нет ни одного I/O APIC, то контроллеры LAPIC вообще не используются, независимо от того, присутствуют ли они в ядрах процессора или нет, и вместо них обработкой прерываний занимается старый контроллер 8259 PIC.

Внедрение улучшенного контроллера прерываний позволило усовершенствовать обработку аппаратных прерываний, а кроме того, увеличило количество доступных в системе прерываний. Стандартное количество прерываний для I/O APIC составляет 24, а максимальное – 64. Таким образом, APIC существенно расширил возможности персонального компьютера по обработке аппаратных прерываний, ведь до внедрения технологии APIC контроллер PIC поддерживал всего лишь 16 прерываний.

Кроме того, поддержка APIC является составной частью технологии ACPI (Advanced Configuration and Power Interface, модернизированный интерфейс конфигурирования и питания).

Технология APIC разрабатывалась преимущественно для работы на многопроцессорных системах, там, где требуется надежная система для распределения аппаратных прерываний, идущих от устройств к процессорам. На сегодняшний день система контроллеров LAPIC используется как на однопроцессорных, так и на многопроцессорных системных платах компьютеров.

Следует помнить, однако, что для того, чтобы технология APIC работала, требуется и поддержка со стороны программного обеспечения, прежде всего, операционных систем. Все современные операционные системы, такие как Microsoft Windows XP, Windows Vista,  Windows 7 и 8, поддерживают контроллер APIC.

Стоит ли включать опцию?

Поддержка APIC со стороны операционной системы обуславливает и целесообразность включения или выключения опции ACPI APIC Support.

Если у вас на компьютере установлены старые версии ОС, такие, как Microsoft DOS, Microsoft Windows 95, Windows 98, Windows Millenium (до Windows NT), то имейте в виду, что они не поддерживают APIC и разработаны с расчетом на работу с устаревшим контроллером прерываний PIC.

Из этого следует, что велика вероятность того, что эти операционные системы будут нестабильно работать с включенной опцией поддержки контроллера APIC, или не будут работать вообще. Если такое происходит, и вы уверены в том, что проблемы с операционными системами происходит из-за включенной поддержки улучшенного контроллера прерываний APIC, то вам стоит выключить данную  опцию.

ISR and IRR

The PIC chip has two interrupt status registers: the In-Service Register (ISR) and the Interrupt Request Register (IRR). The ISR tells us which interrupts are being serviced, meaning IRQs sent to the CPU. The IRR tells us which interrupts have been raised. Based on the interrupt mask (IMR), the PIC will send interrupts from the IRR to the CPU, at which point they are marked in the ISR.

The ISR and IRR can be read via the OCW3 command word. This is a command sent to one of the command ports (0x20 or 0xa0) with bit 3 set. To read the ISR or IRR, write the appropriate command to the command port, and then read the command port (not the data port). To read the IRR, write 0x0a. To read the ISR, write 0x0b.

The ISR and IRR are each 8 bits. Here is an example of how to read 16 bits worth of ISR and IRR data from two cascaded PICs:

#define PIC1_CMD                    0x20
#define PIC1_DATA                   0x21
#define PIC2_CMD                    0xA0
#define PIC2_DATA                   0xA1
#define PIC_READ_IRR                0x0a    /* OCW3 irq ready next CMD read */
#define PIC_READ_ISR                0x0b    /* OCW3 irq service next CMD read */
 
/* Helper func */
static uint16_t __pic_get_irq_reg(int ocw3)
{
    /* OCW3 to PIC CMD to get the register values.  PIC2 is chained, and
     * represents IRQs 8-15.  PIC1 is IRQs 0-7, with 2 being the chain */
    outb(PIC1_CMD, ocw3);
    outb(PIC2_CMD, ocw3);
    return (inb(PIC2_CMD) << 8) | inb(PIC1_CMD);
}
 
/* Returns the combined value of the cascaded PICs irq request register */
uint16_t pic_get_irr(void)
{
    return __pic_get_irq_reg(PIC_READ_IRR);
}
 
/* Returns the combined value of the cascaded PICs in-service register */
uint16_t pic_get_isr(void)
{
    return __pic_get_irq_reg(PIC_READ_ISR);
}

Note that these functions will show bit 2 (0x0004) as on whenever any of the PIC2 bits are set, due to the chained nature of the PICs. Also note that it is not necessary to reset the OCW3 command every time you want to read. Once you set it for either the IRR or the ISR, future reads of the CMD port will return the appropriate register. The chip remembers what OCW3 setting you used. (Disclaimer: I have not tested this last part, but that’s what the spec says.)

Logical Destination Mode

Logical destination mode uses an 8-bit logical APIC ID, contained in the LDR (logical destination register, unique to each APIC). All APICs compare their local ID to the destination code sent with the interrupt. This allows to target a group of processors by programming them with the same logical APIC ID.

The LDR is formatted as follows

Bits 0-23 Reserved.
Bits 24-31 Flat model Bitmap of target processors (bit identifies single processor; supports a maximum of 8 local APIC units)
Cluster model Bits 24-27 Local APIC address (identifies the specific processor in a group)
Bits 28-31 Cluster address (identifies a group of processors)

The DFR (destination format register) specifies Flat or Cluster model and is structured as follows

Bits 0-27 Reserved.
Bits 28-31 Model (1111b = Flat model, 0000b = Cluster model)

APIC Timer Modes

The timer has 2 or 3 modes. The first 2 modes (periodic and one-shot) are supported by all local APICs. The third mode (TSC-Deadline mode) is an extension that is only supported on recent CPUs.

Periodic Mode

For periodic mode, software sets a «initial count» and the local APIC uses it for a «current count». The local APIC decrements the current count until it reaches zero, then generates a timer IRQ and resets the current count to the initial count and begins decrementing the current count again. In this way the local APIC generates IRQs at a fixed rate depending on the initial count. The current count is decremented at a rate that depends on the CPU’s external frequency («bus frequency») divided by the value in the local APIC’s «Divide Configuration Register».

For example, for a 2.4 GHz CPU with an external/bus frequency of 800 MHz, if the Divide Configuration Register is set to «divide by 4» and the initial count is set to 123456; then the local APIC timer would decrement the count at a rate of 200 MHz and generate a timer IRQ every 617.28 us, giving a rate of IRQs of 1620.01 Hz.

One-Shot Mode

For one-shot mode, the local APIC decrements the current count (and generates a timer IRQ when the count reaches zero) in the same way as in periodic mode; however it doesn’t reset the current count to the initial count when the current count reaches zero. Instead, software has to set a new count each time if it wants more timer IRQs.

The advantage of this mode is that software can have precise control over when timer IRQs occur. For example, during task switches an OS could set the count to a value that depends on the new task’s priority (so that some tasks run for a small amount of time and other tasks run for a larger amount of time), and there wouldn’t be any unwanted IRQs. Some OSs use this approach to implement a generic high precision timer service, where the local APIC count is set to a value that depends on which event will happen soonest. For example, if the currently running task switch should be pre-empted in 1234 nanoseconds, a sleeping task needs to wake up in 333 nanoseconds and alarm signal has to be sent in 44444 nanoseconds, then the timer’s count would be set to 333 nanoseconds (the earliest delay needed) and when the the timer IRQ occurs the OS knows that there’s 901 nanoseconds remaining before the current task should be pre-empted and 441111 nanoseconds until the alarm signal needs to be sent (and would set the count to 901 nanoseconds for the next timer IRQ).

The disadvantages are that it’s harder to track real-time with one-shot mode and special care needs to be taken to avoid race conditions; especially if a new count is set before the old count expires.

TSC-Deadline mode

TSC-Deadline mode is very different to the other 2 modes. Instead of using the CPU’s external/bus frequency to decrement a count, software sets a «deadline» and the local APIC generates a timer IRQ when the value of the CPU’s time stamp counter is greater than or equal to the deadline.

Despite these differences, software would/could use it in the same way that one-shot mode would be used. The advantages (compared to one-shot mode) are that you get higher precision (because the CPU’s time stamp counter runs at the CPU’s (nominal) internal frequency rather than the CPU’s external/bus frequency), and it’s easier to avoid/handle race conditions.

What does the 8259 PIC do?

The 8259 PIC controls the CPU’s interrupt mechanism, by accepting several interrupt requests and feeding them to the processor in order. For instance, when a keyboard registers a keyhit, it sends a pulse along its interrupt line (IRQ 1) to the PIC chip, which then translates the IRQ into a system interrupt, and sends a message to interrupt the CPU from whatever it is doing. Part of the kernel’s job is to either handle these IRQs and perform the necessary procedures (poll the keyboard for the scancode) or alert a userspace program to the interrupt (send a message to the keyboard driver).

Without a PIC, you would have to poll all the devices in the system to see if they want to do anything (signal an event), but with a PIC, your system can run along nicely until such time that a device wants to signal an event, which means you don’t waste time going to the devices, you let the devices come to you when they are ready.

The IBM PC 8259 PIC Architecture

In the beginning (IBM PC and XT), only a single 8259 PIC chip was used, which provided 8 IRQs to the system. These were traditionally mapped by the BIOS to interrupts 8 to 15 (0x08 to 0x0F). It is unlikely that any of these single-PIC machines will be encountered these days.

The IBM PC/AT 8259 PIC Architecture

The IBM PC/AT extended the PC architecture by adding a second 8259 PIC chip. This was possible due to the 8259A’s ability to cascade interrupts, that is, have them flow through one chip and into another. This gives a total of 15 interrupts. Why 15 and not 16? That’s because when you cascade chips, the PIC needs to use one of the interrupt lines to signal the other chip.

Thus, in an AT, IRQ line 2 is used to signal the second chip. Because of this, IRQ 2 is not available for use by hardware devices, which got wired to IRQ 9 on the slave PIC instead. The real mode BIOS used to set up an interrupt handler for IRQ 9 that redirects to the IRQ 2 handler. This way DOS drivers who used IRQ 2 continued to work. This two-chip architecture is still used and available in modern systems, and hasn’t changed (except for the advent of the above-mentioned APIC architecture).

Интегрированные локальные APIC

Локальные APIC (LAPIC) управляют всеми внешними прерываниями для определенного процессора в системе SMP. Кроме того, они могут принимать и генерировать межпроцессорные прерывания (IPI) между LAPIC. LAPIC могут поддерживать до 224 используемых векторов прерываний от APIC ввода-вывода. Номера векторов от 0 до 31, от 0 до 255, зарезервированы для обработки исключений процессорами x86.

Все процессоры Intel, начиная с микроархитектуры P5 ( P54C ), имеют встроенный локальный APIC. Однако, если локальный APIC отключен в процессоре P5, он не может быть повторно включен программным обеспечением; это ограничение больше не существует в процессорах P6 и более поздних версиях.

Функция прерывания с сигнализацией сообщений (MSI) спецификации PCI 2.2 и более поздних версий не может использоваться без включения локального APIC. Использование MSI устраняет необходимость в APIC ввода-вывода. Кроме того, в режиме MSI поддерживается до 224 прерываний, а совместное использование IRQ не допускается.

Таймер APIC

Еще одно преимущество локального APIC заключается в том, что он также предоставляет таймер с высоким разрешением (порядка одной микросекунды или лучше), который можно использовать как в интервальном, так и в одноразовом режиме.

У таймера APIC были свои первые проблемы с приемкой. В документе Microsoft от 2002 года (который выступал за принятие вместо него высокоточного таймера событий ) критиковался таймер LAPIC за «плохое разрешение» и утверждается, что «микросхема часов иногда очень глючит». Тем не менее, таймер APIC используется, например, в Windows 7, когда профилирование включено, и в Windows 8 при любых обстоятельствах. (До того, как Windows 8 заявила об исключительных правах на этот таймер, он также использовался некоторыми программами, такими как CPU-Z .) В Microsoft Windows таймер APIC не является общим ресурсом.

Апериодические прерывания, предлагаемые таймером APIC, используются функцией ядра Linux без тиков
. Эта необязательная, но стандартная функция появилась в версии 2.6.18. Когда он включен на компьютере с таймером APIC, ядро ​​не использует программируемый интервальный таймер 8253 для хронометража. В документе VMware отмечается, что «у программного обеспечения нет надежного способа определения его частоты. Как правило, единственный способ определить частоту локального таймера APIC — это измерить ее с помощью таймера PIT или CMOS, который дает только приблизительный результат».

IO APIC Configuration

The IO APIC uses two registers for most of its operation — an address register at IOAPICBASE+0 and a data register at
IOAPICBASE+0x10. All accesses must be done on 4 byte boundaries. The address register uses the bottom 8 bits for register select. Here is some example code that illustrates this:

uint32_t cpuReadIoApic(void *ioapicaddr, uint32_t reg)
{
   uint32_t volatile *ioapic = (uint32_t volatile *)ioapicaddr;
   ioapic = (reg & 0xff);
   return ioapic4;
}
 
void cpuWriteIoApic(void *ioapicaddr, uint32_t reg, uint32_t value)
{
   uint32_t volatile *ioapic = (uint32_t volatile *)ioapicaddr;
   ioapic = (reg & 0xff);
   ioapic4 = value;
}

Note the use of the volatile keyword. This prevents a compiler like Visual C from reordering or optimizing away the memory accesses, which would be a Bad Thing. The volatile keyword is put before the ‘*’ sign. It means that the value pointed to is volatile, not the pointer itself.

How does the 8259 PIC chip work?

Each of the two 8259 PICs in modern systems have 8 inputs. When any of the inputs is raised, the PIC sets a bit internally telling one of the inputs needs servicing. It then checks whether that channel is masked or not, and whether there’s an interrupt already pending.
If the channel is unmasked and there’s no interrupt pending, the PIC will raise the interrupt line. On the slave, this feeds IRQ 2 to the master, and the master is connected to the processor interrupt line.

When the processor accepts the interrupt, the master checks which of the two PICs is responsible for answering, then either supplies the interrupt number to the processor, or asks the slave to do so. The PIC that answers looks up the «vector offset» variable stored internally and adds the input line to form the requested interrupt number. After that the processor will look up the interrupt address and act accordingly (see Interrupts for more details).

Расширенный контроллер прерываний — APIC

Для начала стоит отметить, что прерывания, а точнее аппаратные прерывания, это специальные сигналы при помощи которых процессор обменивается данными с платами расширения и иными устройствами, подключенными к разъемам материнской платы.

Контроллер прерываний — это специальный чип, расположенный на материнской плате, отвечающий за обработку этих самых прерываний.

До 90-х годов прошлого века этот контроллер обозначался PIC (Programmable Interrupt Controller), пока на смену ему не пришел более продвинутый APIC (Advanced Programmable Interrupt Controller), разработанный компанией Intel.

Теперь он стал сложнее. Одна из его составных частей располагается прямо в процессоре. Но и функционал зато расширился.

Так вот опция APIC Mode активирует работу контроллера прерываний в продвинутом режиме APIC. (Хотя на сегодняшний день это является необходимым минимумом).

Что такое AMI BIOS и как провести его настройку на компьютере?

Когда

Уже известно, что на компьютере присутствуют несколько систем BIOS. Отличаются они друг от друга внешним видом и местом расположения, но сами настройки будут очень похожи. На старых компьютерах используется AWARD, и до недавнего времени была AMI BIOS. На сегодняшний день AMI BIOS и UEFI используют в большинстве компьютеров. Последняя из приведенных систем отличается современным дизайном и графическим интерфейсом. Кроме того система поддерживает мышь, выбор языка, и в целом обладает большим спектром настроек.

Справка!

Очень часто пользователи компьютеров игнорируют обновления системы, поэтому и сегодня на многих компьютерах может быть установлена AMI и AWARD.

Как войти в Bios?

Для того, чтобы войти в настройки BIOS, в обязательном порядке следует сделать перезагрузку компьютера. На экране высветится заставка, обозначающая материнскую плату, на ней будут указанны клавиши, благодаря которым благодаря которым осуществится вход в систему. В основном этими клавишами являются Del или F2, но в некоторых случаях могут быть и другие кнопки.

Настройка, как правило, совершается при помощи флешки или же диска, открыв которые пользователь увидит:

  • LBA Large Mode – в основном данная система относится к старым компьютерам, с его помощью включалась поддержка накопителей объемом более 512 Мб.
  • Block – благодаря данной функции отключается передача информации по нескольким секторам. Следует оставить в положении «Auto», в противном случае это очень сильно снизит работу жесткого диска.
  • IO Mode – переключает накопитель в устаревший режим работы.
  • DMA Mode – активирует доступ к памяти по прямому каналу. Для достижения максимальной скорости считывания и записи информации – выставить параметр «Auto».
  • SMART Monitoring – технология отслеживания состояния носителя памяти. Также оставляем в автоматическом режиме.
  • 32 Bit Transfer – параметр должен быть активирован, чтобы информация по шине PCI передавалась в режиме 32-бит.

Далее в пункте «Системная информация» даются сведения о том, какая у вас версия BIOS

— информация о прошивке

— скорость работы

— количество ядер

— объем оперативной памяти

Во вкладке «Main»

Далее, перейдя к пункту «Storage Configuration», вы увидите следующие настройки:

  • SATA Configuration – отвечает за SATA контроллер, впаянный в материнскую плату. Он может быть отключен (Disable), переведен в режим Compatible, для работы со старыми ОС Windows (98, 95 и более ранними) или в режим «Enhanced», для работы с современными версиями операционных систем.
  • Configure SATA as – рекомендуется выбрать AHCI для использования современных технологий (например, Plug-in-Play).
  • Hard Disk Write Protect – защищает диск от записи. Функция должна быть отключена, в случае добавления информации на внешние носители.
  • SATA Detect Time out – это время, которое программа тратит на поиск подключенных устройств. Если уменьшить все показатели, то операционная система начнет работать быстрее, но это приведет к повреждению одного из дисков.

После, перейдя к пункту «JumperFree Configuration», можно сделать следующее:

  • Настроить память
  • Напряжение
  • Частоту шины памяти

Обратите внимание!